Çeşitli toplama ve çarpma-toplama mimarilerinin sahada programlanabilir kapı dizileri üzerinde gerçeklenmesi ve analizi

Abstract

Bu tez çalışmasında sahada programlanabilir kapı dizileri (Field Programmable Gate Arrays - FPGA) yapıları üzerinde çeşitli toplama ve çarpma-toplama devrelerinin iyileştirilmesi amaçlanmıştır. Çalışmanın ilk kısmında çeşitli toplama devreleri FPGA’lar üzerinde gerçeklenmiştir. Pek çok FPGA ailesinde Fast-Carry Logic mimarisinden dolayı ripple-carry toplayıcı devresi yüksek hızda çalışmaktadır. Çalışmamızda, carry-skip, carry-lookahead, carry-select toplayıcı devreleri farklı bit genişlikleri kullanılarak gerçekleştirilmiştir. Devrelerin hız performansı, güç-gecikme çarpanı değerleri ve kullanılan lojik eleman sayıları karşılaştırılmıştır. Tezin ikinci kısmında ise çarpma-toplama devreleri FPGA üzerinde gerçekleştirilmiştir. Çeşitli alternatif aritmetik tekniklerinden faydalanılarak 16×16 bit ve 32×32 bit çarpma-toplama devresi tasarlanmıştır. Tasarlanan yapı iki farklı şekilde gerçekleştirilmiştir. İlki (6, 3) sayıcı ve çift-elde saklama yedekli mimari yapısı kullanılarak; diğeri çift elde-saklama yedekli mimari yapısı ile çok girişli toplayıcı yöntemi kullanılarak sentezlenmiştir. Önerilen yapılar sıradan çarpma-toplama devrelerine göre çok daha iyi performans sağlamaktadır. Önerilen çarpma-toplama devrelerinin işaret işleme, matris çarpımı gibi matematiksel işlemlerde önemli performans artışı sağlayacağı düşünülmektedir.

abstract

In this thesis, optimization of various adders structures and multiply-add units using Field Programmable Gate Arrays (FPGAs) is presented. In the first part of the work, various adder architectures are synthesized using a variety of FPGA structures. Many of the FPGA families employ fast carry logic architecture which provides very high performance for the ripple-carry adder structures. In this thesis, carry-skip, carry-lookahead and carry-select adder structures are configured in various bit-lengths for higher performance. The speed performance, power-delay product and logic element usage is compared. In the second part of the thesis, various multiply-accumulate structures are implemented on FPGAs. 16×16 and 32×32 bit multiply-accumulate units are implemented using various of arithmetic techniques. Two main techniques are used for the arithmetic unit implementation. In the first structure, (6, 3) counters and carry double save redundant architecture is implemented. In the second structure redundant carry-save structure is implemented together with multi-operand carry-propagate structure. Both of the structures provide superior performance compared to conventional multiply-add structures. The proposed multiply-add structures are suitable for high performance signal processing and various mathematical implementations which require matrix multiplication operations.